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- 二进制数1000．001转换为十进制数为（）。五变量的卡诺图中共有最小项数为（）个。1个3线-8线译码器74LS138,当输入端A=0、B=0、C=1时,输出Y0和Y7的状态分别为（）。如果一个半导体存储器中有m位地址线,则应有（）个
- n位二进制计数器,则下列说法正确的是（）。如果一个半导体存储器中有m位地址线,则应有（）个存储单元,存储器可以分为（）两大类。用触发器组成12进制数计数器,至少应用触发器的个数为（）个。在异步二进制计数器中,
- 已知Y=A+BC,则应有（）个存储单元,电容为30pF,则该电路输出信号的频率是（）MHz。单稳态触发器中最重要的参数是（）。两个与非门构成的基本RS触发器,当Q=1、Q=0时,但它不可以用来实现（）。一个16选一的数据选择器,
- 关于可编程逻辑阵列PLA,下列说法正确的是（）。单稳态触发器中最重要的参数是（）。将一个最大幅值为5V的模拟信号转换为数字信号,要使模拟信号每变化10mV,数字信号的最低位发生变化,应选用（）位的A／D转换器。27系
- BCD码（01010010）转换为十进制数为（）。对于负逻辑而言,某逻辑电路为与门,则对于正逻辑而言,该电路为（）。下列逻辑代数基本运算关系式中不正确的是（）。1个3线-8线译码器74LS138,当输入端A=0、B=0、C=1时,输出Y0
- 下列逻辑代数基本运算关系式中不正确的是（）。函数Y=ABC+A+ADE（F+G）的最简式为（）。一片存储容量为8K的只读存储器ROM芯片应该有（）条地址线。增加单稳态触发器的定时电阻R的值可以使输出脉冲的（）。VHDL中的各
- 下列说法正确的是（）。n位二进制计数器,经历的独立状态数为（）个。如果一个半导体存储器中有m位地址线,则应有（）个存储单元,若输出位数为n位,则其存储容量为（）位。四位并行输入寄存器输入一个新的四位数据时需
- 已知某逻辑电路的真值表如表所示,则该逻辑电路的最简逻辑表达式为（）。增加单稳态触发器的定时电阻R的值可以使输出脉冲的（）。一个4位串行数据,输入4位移位寄存器,时钟脉冲频率为1kHz,经过（）ms可以转换为4位并行
- BCD码（01010010）转换为十进制数为（）。对于负逻辑而言,某逻辑电路为与门,则对于正逻辑而言,该电路为（）。函数Y=ABC+A+ADE（F+G）的最简式为（）。若ROM有13根地址输入线,8根数据输出线,则该ROM的容量为（）位。
- 增加单稳态触发器的定时电阻R的值可以使输出脉冲的（）。如果异步二进制计数器的触发器个数为10个,则计数状态有（）种。已知TTL门的UH=3．6V,UL=0．3V,UOFF=0．8V,UON=1．8V,则该门输入高电平的噪声容限为（）V。有
- A*B*B**C=（）。555定时器构成的施密特触发器其回差电压为（）。TTL与非门输出低电平的参数规范值是（）利用2个74LS138和1个非门,可以扩展得到1个（）线译码器。基本RS触发器的输入直接控制其输出状态,所以它不能被
- 二进制数1000．001转换为十进制数为（）。十进制数86转换为BCD码应为（）。下列说法错误的是（）。已知某逻辑电路的真值表如表所示,则该逻辑电路的最简逻辑表达式为（）。R-S触发器的基本性质是（）。已知TTL门的UH=
- 已知某逻辑电路的真值表如表所示,则该逻辑电路的最简逻辑表达式为（）。已知TTL门的UH=3．6V,UL=0．3V,UOFF=0．8V,UON=1．8V,则该门输入高电平的噪声容限为（）V。A／D转换器的转换过程分为（）4个步骤。结构体中的
- 已知Y=A+BC,则下列说法正确的是（）。五变量的卡诺图中共有最小项数为（）个。用触发器组成12进制数计数器,至少应用触发器的个数为（）个。结构体（ARCHITECTURE）用于描述设计单元的（）VHDL中的各种逻辑运算中,运
- 十进制数86转换为BCD码应为（）。n位二进制计数器,在计数过程中,经历的独立状态数为（）个。下列逻辑代数基本运算关系式中不正确的是（）。五变量的卡诺图中共有最小项数为（）个。一片存储容量为8K的只读存储器ROM
- 二进制数1000．001转换为十进制数为（）。十六进制数905FH转换为二进制数为（）。如图12-1所示,优先权编码器74148有8条输入线0～7,3条输出线A0～A2。当GS为0时编码器输出有效,E1为0时允许模块工作。请问当输入线6为0
- 函数Y=ABC+A+ADE（F+G）的最简式为（）。一个4位串行数据,输入4位移位寄存器,时钟脉冲频率为1kHz,经过（）ms可以转换为4位并行数据输出。施密特触发器的主要功能是（）。用555定时器构成的单稳态电路如图12-3所示。
- BCD码（01010010）转换为十进制数为（）。n位二进制计数器,在计数过程中,经历的独立状态数为（）个。对于负逻辑而言,某逻辑电路为与门,则对于正逻辑而言,该电路为（）。下列逻辑代数基本运算关系式中不正确的是（）
- n位二进制计数器,在计数过程中,经历的独立状态数为（）个。五变量的卡诺图中共有最小项数为（）个。在VHDL语言中,不同类型的数据是（）的。利用2个74LS138和1个非门,可以扩展得到1个（）线译码器。要使JK触发器的输
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